Verilog模块例化基础语法：实现模块复用

Verilog模块例化基础语法：实现模块复用

在FPGA设计中，我们往往需要同时使用多个相同或相似的模块，这时候就需要使用Verilog中的模块例化来实现模块复用。本文将介绍Verilog模块例化的基础语法及实例代码。

1. 模块例化的语法格式

在Verilog中，使用module定义一个模块，然后在其他模块中调用该模块即可实现模块例化。模块例化的语法格式如下：

module module_name (input a, output b);
// 端口声明
// 模块内部逻辑
endmodule

module top ;
// 例化模块
module_name mod_1 (.a(input_a), .b(output_b));
module_name mod_2 (.a(input_b), .b(output_c));
// 其他逻辑
endmodule

在上面的示例代码中，module_name是被实例化的模块名，mod_1和mod_2是实例化的对象名。通过实例化对象名和模块名，Verilog编译器可以识别出需要连接哪些输入输出端口。

2. 模块例化的参数传递

在实例化模块的同时，还可以向模块中传递参数。具体方法如下：

module module_name #(parameter data_width = 8) (input a[data_width], output b);
// 端口声明
// 模块内部逻辑
endm