FPGA 菜鸟摸索日记（1）：关于Quartus II Verilog错误代码10200

最新推荐文章于 2023-08-02 12:42:46 发布
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在学习FPGA的Verilog编程中，作者分享了遇到的Error 10200问题，该错误源于不理解如何正确处理非边缘触发的条件。通过实例说明，发现对于reg类型的信号，判断时需要考虑取反操作，修正后的代码解决了问题。

开始尝试FPGA学习了，学了一个多月吧，还在基于Verilog 进行编译，针对最近遇见的一个头疼的error 10200 发表一下自己的看法：

首先上报错信息：

Error (10200):  cannot match operand(s) in the condition to the corresponding edges in the enclosing event control of the always construct

报错代码：

if( sys_hour == 6'b11_1100) 

sys_hour 是我定义的 6位寄存器

网上找到的针对10200报错的原因，大哥们基本说的都是针对下降沿信号也就是negedge 信号的处理，当时我就纳闷了，我这设定的是数据判断呀！

后来在尝试下，针对reg类型的信号判断，也要进行取反对比

if( !sys_hour == 6'b00_0011)

这个样子就OK啦 

Flash_Pig
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记录Verilog编译错误（10200），未解决
SOGD
03-24 5310
出错背景 实验：右移移位寄存器 Verilog源码： `default_nettype none module VirtualBoard ( input logic CLOCK, // 10 MHz Input Clock input logic [19:0] PB, // 20 Push Buttons, logical 1 when pressed input logic [35:0] S, // 36 Switches out.
Error (10200): Verilog HDL Conditional Statement error at key_clock.v(402): cannot match operand(s)
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08-02 1900
Error (10200): Verilog HDL Conditional Statement error at key_clock.v(402): cannot match operand(s)
Quartus II报错
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03-16 1094
在网上查了好久都是说要加上if(!sys_rst_n)，但我不想采用if语句判断，不明所以然。后来明白，由于敏感事件表中是对复位信号的下降沿敏感，而在always语句中进行判断时使用的是sys_rst_n是否为1，产生矛盾，无法进行综合。将代码更改如下，可正常运行，前面所述增加if(!sys_rst_n)本质也是一样。使用如下电路语句创建异步时序实现D触发器时。
quartus 报错
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07-08 1693
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错误产生的两种原因 就会报出如下错误 主要看10200这个错误提示： cannot match operand(s) in the condition to the corresponding edges in the enclosing event control of the always construct 不能做到条件操作边缘模块和always中的边缘控制模块匹配，主要原因有人讲了，可以去找一下。大意就是always模块中，有一个必须是...
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always 记得初始化使用数据 加上 if（！rst_n） ; 不要直接接if（dsp_xint1.....） 转载于:https://www.cnblogs.com/navieli/archive/2013/03/11/2954183.html
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