【vivado IP核】第1篇：很全很详细的FIFO Generator IP核的使用规则

最新推荐文章于 2026-06-13 09:19:34 发布
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#fpga #fpga/cpld #xilinx #IP核 #IC
本文详细介绍了Xilinx FPGA中FIFO Generator IP核的使用规则，涵盖empty/full、almost_full/almost_empty信号、rd_data_count/wr_data_count的含义、读写隔离、读使能产生以及IP核配置等方面，强调了异步FIFO的特点和注意事项，旨在帮助开发者更好地理解和应用FIFO IP核。

1 前言

声明：

本文依据网络资料、个人试验及工作经验整理而成，如有错误请留言。
文章为个人辛苦整理，付费内容，禁止私自转载。

2 概述

（1）最大支持500M
（2）支持三种接口：Native interface FIFOs、 AXI Memory Mapped interface FIFOs、 AXI4-Stream interface FIFOs
（3）读写数据时，在数据上升沿采样

3 FIFO规则

3.1 empty/full信号

实际上即使有数据写入到fifo中，empty还是为高，等一些周期之后才会拉低，具体多少个周期之后不一定，不知道。就理解成fifo的反应有点慢就行了。
如图：
在这里插入图片描述
不管fifo的empty信号什么时候拉低，咱们不用管，咱们使用者只要知道，当empty信号拉低以后，就可以将读请求rd_en拉高读取数据，当empty拉高后，就不能使能rd_en了。

同样，对于full信号，只有当full为低的时候，才能使wr_en置1。

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