【verilog教程】第5篇：状态机

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#verilog #systemverilog #fpga #fpga/cpld #vivado
本文介绍了Verilog中的状态机设计，包括Mealy型和Moore型状态机的概念，以及三段式状态机的设置方法，强调了状态空间定义、状态跳转、下一个状态判断和状态动作的重要性。内容适用于FPGA/CPLD设计和Vivado工具使用。

本文依据网络资料及工作经验整理而成，如有错误请留言。
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文章专栏：《黑猫的FPGA知识合集》

1 概述

状态机通常由有限个状态组成，所以也叫有限状态机。
有限状态机 FSB （finite state machine）

1.1 Mealy 型状态机

电路的输出信号不仅与电路当前状态有关，还与电路的输入有关
在这里插入图片描述

1.2 Moore 型状态机

电路的输出仅仅与各触发器的状态，不受电路输入信号影响或无输入
在这里插入图片描述
状态机是许多数字系统的核心部件，是一类重要的时序逻辑电路。通常包括三个部分：一是下一个状态的逻辑电路，二是存储状态机当前状态的时序逻辑电路，三是输出组合逻辑电路。

由于状态机所有触发器的时钟由同一脉冲边沿触发，故也称之为同步状态机。

2 三段式

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