博主从FPGA转行数字IC，将自己的学习路线详细记录分享。内容涵盖入门全局观念、前期准备、数字电路与工具使用等多方面，包括VCS、DC、DFT等工具教程，还有STA、Tessent等相关知识，以及项目经验和错误解决方法。博客会不断更新，部分内容不公开。
引言
很多朋友和我一样也是从FPGA转行入到数字IC，所以对数字IC很多知识也不是很清楚，我也一样不清楚，我想把我的数字IC学习路线记录在此, 全网也没有博客能如此详细的汇总这条路线并且分享出来，本博主希望开一个第一次，方便日后查阅和各位同道中人学习分享。另外，知识也需要不断巩固。经常回头看看，才能加深对知识的理解，当然我并不会写下所有理解的东西，因为有的需要你去探索，感悟，才属于自己。这只是一段历程，经历，学习IC并非一两天，几个月的事。尤其是网上视频资源模糊、各种资源都是英文，但我觉得不应该受到这些限制而退步，甚至任何东西都不应该成为阻挡的借口，且lab也不像互联网那样顺畅，更需要一份耐心，和等待，只要你有一颗不放弃IC的心，就会逐步突破，哪里不懂查哪里，哪里不会补习哪里，简单来说，比如有人一开始一个makefile文件或者tcl文件就难倒了，更要有一份耐心, 比如说有的视频其实我在不同的时间节点累计起来看过5遍~，但真正到了越后面，你才能抓住一些细节，领会到视频中说的意思，此外，新手不要只看视频，要多看userguide，学会自己研究阅读英文文档的能力，另外我的以下博文也并非按照顺序书写，而是以模块建立各个分支，然后每个分支都在不断前行。随着本人不断对知识的深入，本博客在不断更新，并可能删除一些含金量不高的文章，以及之前现在觉得并不太好的一些建议。另外一些公司培训的Lab感想，仅作为个人纪录，不对外公布。另外，还有自己本人研究的一些具有较高价值的文章，不对外公布。部分个人感悟文章，感兴趣，可以读者根据标题自行去研究，暂缓不公开，每篇文章都cost博主大量时间版权所有，请勿抄袭转载
我开了一个，关于人生看法、职场的公众号：[老道谈人间]
1、准备入门IC的全局观念系列
1.1 准备入门IC的全局观念系列-上
2、前期准备
2.1 ubuntu18.04安装VCS+verdi错误集锦
2.2 一文搞懂Linux基本操作（上）
2.3 一文搞懂Linux基本操作（下）
2.4 一文深入搞懂Linux（实用篇）
2.5 一文搞懂VIM基本操作
2.6 添加内存条，加快你的笔记本
2.7 三星SSD T5 装ubuntu随身携带即插即用
3、重新开始认识数字电路和Verilog吧
3.1 一文重新认识Verilog
4、IC工具使用篇-VCS
4.1 IC-工具篇–VCS使用教程-卷一（20200328）
4.1 补充 VCS官方指导读书笔记
4.2 IC-工具篇–VCS使用教程-卷一（20200413）
4.1 VCS-bilibili教程篇1-Simulation Basics
4.2 VCS-bilibili教程篇2-Debug Basic
5-1、IC工具使用篇-DC
5.1 DC使用教程系列1-.synopsys.dc.setup的建立
5.2 DC使用教程系列2-时钟的概念与约束脚本
5.3 DC使用教程-command（持续更新）
5-2 、IC工具bilibili视频教程篇-DC
5.1 DC课程笔记-数字逻辑综合工具-DC Environment Attributes
5.2 DC课程笔记-数字逻辑综合工具-DC Synthesis Optimization Techniques
5-3 、IC工具使用-DC 官方workshop篇
5.1 DC workshop指导篇1- Setup and Synthesis Flow
6-1、DFT视频系列 概念篇
6.2 DFT DRC
6.3 DFT command
6-2 、DFT实训课程笔记篇-bilibili版
6.1 DFT实训教程笔记1（bibili版本）- introduction to DFT& DFT Architecture
6.2 DFT实训教程笔记2（bibili版本）- Scan synthesis practice
6.3 DFT实训教程笔记3（bibili版本）-SOC Scan Implementtation(后半部分待再看)
6.4 DFT实训教程笔记4（bibili版本）- ATPG（137后需再看D算法等理论）
6.5 DFT实训教程笔记5（bibili版本）- ATPG Practice&ATPG Practice II (93后因lab采用mentor ，暂未看)
6-4、DFT ug读书笔记篇
DFTug -Getting Started (DFT basic flow) -上篇
DFTug -Getting Started (DFT basic flow) -下篇
DFTug - Architecture Your Test Design
DFTug - Architecture Test Clocks
DFTug - Introduction to Test Models
DFTug - Test_point
DFTug - Pipelined Scan Data
DFTug - change_names With Verilog Rule
DFTug - Scandef
DFTug - OCC support
DFTug - Configuring Clock-Gating Cells（ICG）
ATPG (TMAX ug篇)
S1 violation - Troubleshooting a Scan Chain Blockage
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