数字IC秋招避坑指南:联芸科技面试官最常追问的5个Memory摆放问题
在数字IC后端设计的面试中,Memory摆放问题几乎是联芸科技面试官必问的技术点。很多应届生虽然在学校学过相关理论,但面对实际工程场景中的复杂约束时往往手足无措。本文将深入剖析联芸科技面试中最常出现的5个Memory摆放问题,从工程实践角度给出可落地的解决方案。
1. Floorplan阶段Memory摆放的核心原则
Memory摆放绝不是简单的"整齐排列",而是需要考虑多维度约束的复杂决策过程。在实际项目中,我们通常会遵循以下优先级:
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电源完整性优先:Memory通常是大功耗模块,需要优先考虑供电网络(PDN)的稳定性。一个经验法则是:将高频访问的Memory尽量靠近电源Bump摆放。
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时序关键路径导向:通过分析前端提供的时序报告,识别出关键路径上的Memory模块,这些模块应当尽可能靠近其数据交互的逻辑单元。
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热分布均衡:使用红外热成像图辅助布局,避免多个大容量Memory集中摆放形成局部热点。以下是不同工艺节点的建议间距参考:
| 工艺节点 | 最小间距(μm) | 建议间距(μm) |
|---|---|---|
| 28nm | 40 | 80-120 |
| 14nm | 28 | 60-100 |
| 7nm | 20 | 40-80 |
注意:实际间距需结合Foundry提供的设计规则手册(DRM)进行调整,特别是考虑


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