改进型TSPC D触发器设计

高速和低功耗可预置改进型单相时钟TSPC D触发器设计及其与TSPCD触发器的性能比较

摘要

正电子发射断层扫描（PET）是一种核功能成像技术，可生成体内功能器官的三维图像。PET需要高分辨率、快速且低功耗的多通道模数转换器（ADC）。典型的用于PET扫描仪架构的多通道ADC由多个模块组成。大多数模块可以采用快速、低功耗的D触发器进行设计。可预置真单相时钟（TSPC）D触发器由于中间节点存在不必要的翻转，输出端会出现大量毛刺（噪声）。为缓解这一问题，已提出可预置改进型TSPC（ MTSPC）D触发器作为替代方案。然而，MTSPCD触发器需要额外的一个PMOS晶体管来暂停中间节点的翻转。在本研究中，我们利用所提出的D触发器设计了一个7位可预置格雷码计数器。该设计基于UMC180纳米CMOS技术实现7位可预置格雷码计数器，在1.8伏电源下达到了1吉赫兹的最高工作频率，最高有效位（MSB）延迟为0.96纳秒，功耗为244.2 μ微瓦，功耗延迟积（PDP）为0.23皮焦。

关键词

D触发器，7位格雷码计数器，TSPCD触发器，改进型 TSPCD触发器。

I. 引言

随着CMOS技术向纳米尺度发展，由于器件尺寸缩小导致多个参数受到影响，任何电子设备的性能提升都成为一项挑战性任务。研究人员已开发出多种类型的逻辑电路以提高电子系统的性能[1‐4]。在设计各类电子系统所需的逻辑电路家族中，最重要的一类是时序逻辑电路。输入D触发器（DFF）是数字超大规模集成电路（VLSI）中最关键的基本构建模块。

D触发器的性能直接影响数字电路的整体性能。为了获得更高的电路性能，研究人员开发了不同类型的D触发器[5‐11]。这些结构可分为静态和动态两类，但动态D触发器在功耗延迟积（PDP）方面具有更好的性能。D触发器应用于用于PET扫描仪的多通道ADC的不同模块中的低功耗模数转换器（ADC）。当静态D触发器需要工作在兆赫兹频率范围时，其速度非常慢[1], ，因此为了避免这一问题，选择了[13]中的TSPCD触发器。然而，中间节点存在大量毛刺，导致电路的整体性能下降。

本文提出了一种改进型正边沿触发TSPCD触发器 （MTSPCDFF），它是正边沿触发TSPCD触发器的某种扩展版本。该改进型TSPCDFF能够抑制中间节点毛刺的翻转。因此，电路的整体性能得到提升。

本文结构安排如下：在第二节中，我们描述了所提出的正边沿触发MTSPCD触发器和正边沿触发TSPCD触发器的工作原理。第二节还描述了所提出的正边沿触发 MTSPCDFF和正边沿触发TSPCDFF的最高工作频率。

在第三节中，给出了基于所提出的正边沿触发MTSPC DFF和正边沿触发TSPCDFF的7位异步格雷码计数器的仿真结果。最后，在第四节中得出了结论。

II. 所提出的D触发器

在本节中，介绍了现有的正边沿触发TSPCDFF和所提出的正边沿触发MTSPCD触发器。所提出的MTSPCD触发器不仅功耗低，而且与TSPCDFF相比具有更高的最高振荡频率和功耗延迟积，我们将在下文进行讨论。

A. 现有TSPCDFF的操作

在图1所示的现有正边沿触发TSPCD触发器中，当时钟信号 Clk为低电平时，输入D与输出Qb隔离，因为节点B被预充电至高电平，Qb保持其原有值。当Clk为高电平时，节点B不受影响。因此，当Clk稳定在高电平或低电平时，输入D与输出 Qb均处于隔离状态。当时钟信号Clk发生由低到高的跳变时， Qb将锁存输入D的反相信号，而Q则将输入D传递到输出端。

当预置输入（复位信号RESET）为低电平时，预置PMOS晶体管导通，只要RESET保持低电平，Qb节点就维持高电平。

图2显示了现有正边沿触发TSPCD触发器的仿真结果，相关仿真使用CADENCEVirtuosoUMC180纳米工艺工具，时钟频率为1吉赫兹，仿真时间为10纳秒。TSPCD触发器消耗的功率为75.43微瓦。

B. 所提出的MTSPCD触发器的操作

对节点B的行为分析表明，在存在到地的通路时，节点B将始终预充电。当时钟信号（Clk）为低电平时，节点B被充电至高电平；当Clk变为高电平时，节点B将返回低电平。因此，每当输入D相对于时钟信号长时间保持稳定的低电平时，节点B会出现持续的翻转。这种不必要的行为不仅导致较大的功耗，还会在输出节点Q上引入噪声，这是由于每次Clk发生从低电平到高电平的跳变时都会产生错误的毛刺所致。为解决此问题，所提出的MTSPCD触发器结构表明，只要导通到地的路径处于开启状态，就应暂停对节点B的预充电，以防止其翻转。一种可行的简单技术是增加一个PMOS晶体管，以阻止预充电阶段的发生，同时不影响触发器的整体工作。为了证明这一观点，请参考图3。

当时钟信号为低电平时，如果输入D为低电平，则节点 B以及相应的Qb节点保持其原有值。如果输入D变为高电平，节点B预充电至高电平；此时输出仍不受影响。当随后时钟信号由低电平转为高电平时，节点B保持其电荷（高电平），而 Qb节点变为低电平。此后，即使输入D再次变为低电平，输出也不会受到影响。如果在输入D为低电平时，时钟信号由低电平跳变为高电平，节点B将放电，Qb节点变为高电平，Q节点则为低电平。当预置输入（复位信号）为低电平时，预置 PMOS晶体管导通，Qb节点保持高电平。该电路的仿真结果可预置的MTSPCD触发器如图4所示，此处我们使用 CADENCEVirtuosoUMC180纳米工艺工具，在时钟频率为1吉赫兹、仿真时间为10纳秒的条件下进行仿真。MTSPCD触发器消耗的功率为21.83微瓦。

C. TSPC和MTSPCD触发器的翻转模式操作

为了测试TSPC和MTSPCD触发器的翻转模式操作，将输出Qb节点连接到D输入。TSPC的翻转模式操作时钟频率为2吉赫兹，MTSPCD触发器为4吉赫兹。图5显示了时钟频率为2吉赫兹、仿真时间为10纳秒的翻转模式TSPCD触发器的仿真结果，图6显示了时钟频率为4吉赫兹、仿真时间为10纳秒的翻转模式MTSPCD触发器的仿真结果。

III. 仿真结果

为了评估所提出的正边沿触发MTSPCD触发器和正边沿触发 TSPCDFF的性能，设计了一个采用这两种结构的7位格雷码计数器D触发器。该电路采用CADENCEVirtuosoUMC180纳米 CMOS技术实现。

格雷码计数器在电子学领域有广泛应用，例如基于低功耗计数器的模数转换器（ADC）[14]。同步格雷码计数器在每个时钟脉冲的上升沿翻转一位，为了正确持续计数，需要从最高有效位（MSB）到最低有效位（LSB）添加反馈路径，并结合从最低有效位到最高有效位的前馈路径。这些要求导致设计方法复杂且工作频率较低。为此提出了一种异步格雷码计数器以解决这些问题[15]。图7中的格雷码计数器由两级工作在翻转模式的触发器组成。第一级为异步二进制计数器。除了最高有效位外，第一级计数器的输出连接到第二级翻转模式触发器。第一级的最高有效位和第二级的输出共同构成格雷码。对于高频格雷码计数器的实现，需要更快的边沿触发触发器。在此背景下，CMOS中的高频技术是必要的[16]。本文设计并提出了一种可预置修改型单相正触发触发器（MTSPC），用于高速格雷码计数器。所提出的技术改善了高频格雷码计数器中的速度、噪声和功耗问题。TSPC与MTSPCDFF之间的性能比较见表1，基于TSPCDFF和基于MTSPCDFF的格雷码计数器的性能比较见表2。

表1

表2

IV. 结论

在本研究中，提出了一种新的可预置修改型单相时钟（MTSPC）D触发器，用于可预置格雷码计数器的设计。该技术采用时钟动态逻辑。所提出的可预置7位格雷码计数器可工作于最高1 GHz时钟频率，而基于TSPCD触发器的可预置7位格雷码计数器仅能工作至500 MHz时钟频率。

传统的可预置TSPCD触发器输出端存在较大噪声，该噪声不仅影响输出，而且导致功耗显著增加。所提出的可预置MTSPCD触发器输出噪声极小，因而功耗也非常低。该可预置MTSPCD触发器适用于快速、低功耗电子学领域。基于上述技术，采用UMC180纳米CMOS技术设计了一个可预置异步7位格雷码计数器，在该设计中实现了最高1 GHz工作频率。通过在D触发器的中间节点添加一个额外的PMOS晶体管（如MTSPCD触发器中所述），抑制了中间节点的不必要翻转，使功耗从1.52毫瓦（即基于可预置TSPC的7位格雷码计数器的功耗）降低至244.2微瓦。