数字电路时序分析必知：5种Timing Arc类型详解与Unateness特性指南

最新推荐文章于 2026-03-28 09:26:58 发布
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#数字电路 #时序分析 #Timing Arc #Unateness

数字电路时序分析必知：5种Timing Arc类型详解与Unateness特性指南

在数字芯片设计的浩瀚世界里，时序分析是确保电路在指定频率下正确运行的基石。无论是初入行的设计工程师，还是正在向中级进阶的验证或后端工程师，面对静态时序分析报告中那些密密麻麻的路径延迟、建立时间和保持时间违例，你是否曾感到困惑：这些时序信息究竟是如何被工具“看见”并计算出来的？其底层模型是什么？答案的核心，就在于 Timing Arc（时序弧） 这个概念。它远不止是一个库文件里的抽象条目，而是连接逻辑门、触发器和互连线的“时空桥梁”，精确刻画了信号从一点传播到另一点所需的时间及其约束条件。理解不同类型的Timing Arc及其内在的Unateness（单调性） 特性，就如同掌握了阅读电路时序行为的密码本，能让你从被动地查看报告违例，转变为主动地预测、分析和优化设计。本文将带你系统拆解五种核心Timing Arc，并通过大量贴近实战的案例，深入剖析Unateness如何微妙地影响时钟路径、数据路径的延迟计算，最终让你在设计初期就能规避潜在的时序陷阱。

1. 时序弧基础：数字电路的“时空标尺”

在深入分类之前，我们首先要建立对Timing Arc的直观认识。你可以把它想象成连接电路图中两个引脚（Pin）的一条有向线段，这条线段上标注着关键的时序信息。但请注意，它并非物理连线，而是一个逻辑与时序的抽象模型，存储在标准单元库（.lib文件）或工艺文件中。

一个完整的Timing Arc定义通常包含几个关键要素：

  • 源引脚（Source Pin）：时序路径的起点，信号从这里出发。
  • 汇引脚（Sink Pin）：时序路径的终点，信号在这里被接收。
  • 时序关系类型：这决定了弧所承载的信息是“延迟”还是“约束”。
  • 查找表（LUT）或计算公式：定义了从源到汇的延迟（或约束值）如何随着输入转换时间（Input Transition）和输出负载（Output Load）而变化。

为什么需要这样的抽象？因为现代数字电路动辄包含数百万甚至数十亿个晶体管，EDA工具不可能对每个晶体管进行瞬态仿真来计算时序。Timing Arc提供了一种高效、准确的查表模型，使静态时序分析（STA）工具能够在数分钟到数小时内完成全芯片的时序验证。

提示：在STA工具（如PrimeTime）中，使用 report_timing_arc 命令可以查看任意两个引脚间定义的所有时序弧信息，这是调试时序模型问题的利器。

根据信号流经的电路元素不同，Timing Arc主要分为两大类：单元内部弧（Cell Arc） 和 网络弧（Net Arc）。而单元内部弧又可进一步细分为组合逻辑弧、时序逻辑弧等。下面这张表概括了它们的基本特征与主要用途：

时序弧类型 源引脚 -> 汇引脚关系 主要承载信息 典型示例
Net Arc 驱动单元输出引脚 -> 接收单元输入引脚 互连线延迟（Wire Delay） AND2/A -> OR2/B 之间的金属线延迟
Cell Arc 同一单元的不同引脚之间 单元内部延迟或时序检查 AND2/A -> AND2/Z (延迟)， DFF/CK -> DFF/D (建立时间检查)
Sequential Arc 时序单元内部特定引脚之间 触发器/锁存器的时序约束 DFF/CK -> DFF/D (建立/保持时间)， DFF/CK -> DFF/Q (时钟到输出延迟)
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Timing Arc
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Timing Arc的定义
FPGA设计时序分析概念之Timing Arc
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信号从时序逻辑单元（如触发器FF和锁存器Latch）的时钟输入引脚Clock Pin到输出引脚，或者是时钟输入引脚到时序单元的其他输入引脚，下图中ck到D之间的时序弧即是用于setup、hold分析，CK到Q的路径为时序单元内部的传输时延。同样地，NOR存在4个时序弧：上升沿时，输入引脚A，引脚B到输出Y，下降沿时输入引脚A，引脚B到输出Y,和Positive unate arc不同的是输出边沿切换与输入相反。对于B上升沿的切换，输出Y还和输入A有关，A的值会影响输出Y是同边沿还是反边沿切换。
认识异步复位寄存器同时学习timing_arc约束
笨蛋大乌龟的博客
11-05 9336
dc工具也认为异步复位比异步置位的优先级高，当verilog代码中把resetn放在前面时，~resetn和setn会被连接在CD和SDN上，而当代码中把setn放在前面时，综合后的电路会多出来一些cell，用于判断setn优先级高于resetn，如上述图中所示。还要说明的一点是，always语句的敏感列表中的信号数不局限于2个或者3个，而是可以有更多，只要他们全都是edge trigger即可，那么假如在RTL时，我设置两个异步复位信号，综合以后的电路会是什么样子？
timing arc 详解
旺旺家族的传说
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Timing ArcWidth Timing Arc首先看CombinationalTiming Arc，Combinational Timing Arc 是最基本的TimingArc。TimingArc 如果不特别指明的话，就是属于此类。如下图所示，定义了从特定输入到特定输出（A到Z）的延迟时间。CombinationalTiming Arc 的Sense有三种，分别是inverting（或 negativeunate），non-inverting（或 positiveunate）以及non-unate。
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时序弧： 静态时序分析是基于timing arc数据的时序分析。 时序弧是用来描述两个节点延时信息的数据，时序弧的信息分为连线延时和单元延时。 连线延时是单元输出端口和删除网络负载之间的延时信息；单元延时是单元输入端口到输出端口的延时信息。因此一条完整路径的时序信息计算由连线延时和单元延时组成。 单元延时的时序弧分为基本时序弧和约束时序弧。 基本时序弧包括组合时序弧、边沿时序弧、复位清零时序弧、三态使能时序弧等。 约束时序弧包括建立时序弧、保持时序弧、 恢复时序弧、移除时序弧和脉冲时序弧/ 组合时序
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约束时序弧包括setup timing arc、hold timing arc、recovery timing arc、removal timing arc和width timing arc等。其中，combination timing arc主要分为以下三种类型，正单边（如buffer），负单边（如inverter）和非单边类型，见图1。正单边类型，即input信号由0跳转到1时，output信号也由0跳转至1的情况。负单边类型，即input信号由0跳转到1时，output信号由1跳转至0的情况。
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Timing arc，中文名时序弧。这是timing计算最基本的组成元素，如果两个pin之间在timing上存在因果关系，我们就把这种时序关系称为Timing arc，主要分为定义时序延迟，和定义时序检查两种。为啥叫它时序弧？因为时序图中经常用一条弧形线段来表示它。如下图所示：cell的timing arc定义在lib中， non-unate clock 意思是输出与输入无函数关系，即不相关的 non-unate path的意思就是单个输入固定时，输出也是不确定的，没有确定的函数关系，即不相关路径 根据s
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这是一个定义了基于下降沿或上升沿delay和transition的timing arc。f_itrans_ocap是template名，定义了output pin的因变量input transition和output cap。基于该二维因变量，lib列出了ADC_OUT rise/fall情况下的两个自变量delay和transition。
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Chrome浏览器离线安装包(32位, 64位)
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