Verilog中repeat的用法

        repeat 循环语句执行指定循环数，如果循环计数表达式的值不确定，即为 x 或z 时，那么循环次数按 0 处理。repeat 循环语句的语法为：

repeat(循环次数表达式)
        begin
            语句块;
        end
        其中， “循环次数表达式”用于指定循环次数，可以是一个整数、变量或者数值表达式。如果是变量或者数值表达式，其数值只在第一次循环时得到计算，从而得以事先确定循环次数； “语句块”为重复执行的循环体。
        在可综合设计中， “循环次数表达式”必须在程序编译过程中保持不变。

Example1:
repeat (3) @(posedge clk)
		adder1<=adder1+1;

Example1中，每当到来一个时钟上升沿时，都会执行一次adder1<=adder1+1;

 Example2:
	repeat (3) @(posedge clk);
		adder1<=adder1+1;

Example2中，repeat (3) @(posedge clk);语句后有一个分号，也就是空语句，什么都不执行，当遇到3次时钟上升沿后，才会执行adder1<=adder1+1语句。

repeat用法示例1：语句块包含task语句<