揭秘 IBM MCGA 门阵列逆向工程：芯片构造、功能及未来研究计划！

转载于 2026-06-27 17:07:33 发布 · 76 阅读

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IBM MCGA 门阵列逆向工程

IBM 的 MCGA（多色图形阵列）是随 PS/2 型号 25 和 30 推出的低成本视频芯片组。爱普生 Equity 1e 使用与 MCGA 兼容的视频，但不使用相同的芯片。
IBM 芯片组由内存控制器门阵列和视频格式化器门阵列组成。其中一些是在 IBM 内部的门阵列工艺上制造的，而另一些则使用了精工的外部门阵列部件。

内存控制器门阵列（72X8300）

这个门阵列包含 MC6845 同步发生器 IC 的实现，管理视频 RAM 与 ISA 总线的接口，管理字符 RAM 接口，以及其他一些杂项功能，包括时钟选择和显示器 ID 回读。
我逆向工程的示例是使用精工 SLA6430 门阵列实现的。它包含 4342 个基本单元（BC），每个基本单元有 4 个晶体管。这些基本单元排列成 167 行和 26 列。这是一个 2 微米的 CMOS 工艺，有 2 层金属。
图像来自 [72x8300-sla6430j](https://siliconpr0n.org/map/ibm/72x8300-sla6430j/)。
逆向工程的原理图和布局可以在 mcga72x8300flat 子目录中找到。

视频格式化器门阵列（72X8205）

格式化器门阵列解码 ISA 内存和 IO 端口地址，管理 RAMDAC 接口，并在图形和文本模式下生成像素数据。
这个 IC 有两张图片。第一张 [72x8205-gl14105fs](https://siliconpr0n.org/map/ibm/72x8205-g14l05fs/) 似乎是在 IBM 内部的门阵列工艺上制造的。不幸的是，在开盖过程中，顶层金属层被移除了，所以无法提取网表。第二张 [72x8205-sla6330j](https://siliconpr0n.org/map/ibm/72x8205-sla6330j/) 已经被逆向工程：详见 mcga72x8205flat 子目录。
它是一个精工 SLA6330 门阵列。它包含 3312 个基本单元，每个基本单元有 4 个晶体管。这些基本单元排列成 144 行和 23 列。

72x8300（内存控制器门阵列）注意事项

基于逆向工程的工作，发现了关于 MCGA 的新信息。
- MCGA 可以与外部 HSYNC 和 VSYNC 信号同步锁定。这些信号被引出到视频连接器：引脚 12（ID1）是 VSYNC，引脚 11（ID0）是 HSYNC。要启用此模式，向寄存器 0x12（字符发生器接口和同步极性，或显示感应）的第 3 位写入 1。在 PS/2 型号 30 的技术参考手册中，这一位被列为“保留 = 0”。据推测，这种同步锁定模式需要一个外部时钟 PLL 连接到 25MHz 或 14MHz 时钟输入。
- 寄存器 0x10（模式控制）的第 3 位“兼容性”仅影响 80x25 文本模式。它会使水平定时寄存器乘以 2（对于 0x00 水平总数，会加 1；对于 0x02 起始水平同步，会减 1）。
- 寄存器 0x10（模式控制）的第 2 位“时钟 = 1”控制哪个时钟驱动视频电路。在默认状态下，大多数视频电路使用 25.175MHz 时钟。您可以通过将此位更改为 0 来将时钟频率设置为 14.318MHz 输入。
- 寄存器 0x10（模式控制）的第 6 位“保留 = 0”尚未完全理解。
- 寄存器 0x20（保留）是一个制造测试模式寄存器。
| 位 | 功能 |
| --- | --- |
| 7 | 14.318MHz 备用时钟模式（未知） |
| 6 | VCK 引脚备用模式（通常 VCKIN 直接连接到 VCK） |
| 5 | 加速模式：未知 |
| 4 | 加速模式：光标位置高计数器 |
| 3 | 加速模式：光标位置低/字符计数器 |
| 2 | 加速模式：垂直总数调整计数器 |
| 1 | 加速模式：垂直计数器 |
| 0 | 加速模式：水平计数器 |
计数器加速模式基本上是将时钟信号注入到每个计数器的高 4 位和低 4 位，因此计数器运行得更快。这有助于工厂在芯片测试仪中进行测试。

72x8205（视频格式化器门阵列）注意事项

扩展模式寄存器 0x1A 有两个未记录的位：
| 位 | 功能 |
| --- | --- |
| 1 | 未知，可能即使在其他分辨率下也强制使用 256 色模式 |
| 0 | 未知，可能将边框颜色强制应用到整个显示屏 |
通过访问以下位置可以使用其他制造测试寄存器：
- 寄存器 0x19 - 制造寄存器地址
- 寄存器 0x18 - 制造寄存器数据
要访问特定的制造测试寄存器，将地址加载到寄存器 0x19 中，然后在 0x18 处读取或写入内容。
制造测试寄存器如下：
| 地址 | 寄存器 |
| --- | --- |
| 0 | 未实现 |
| 1 | 只读。包含发送到 RAMDAC（P[7:0] 引脚）的最新数据内容 |
| 2 | 只读。包含从 VRAM（CP[7:0] 引脚）接收的最新数据内容 |
| 3 | 只读。包含来自格式化逻辑的未知 16 色模式数据 |
| 4 | 只写寄存器，操作如下 |
地址为 4 的只写寄存器仅实现以下两位：
| 位 | 功能 |
| --- | --- |
| 0 | 制造硬复位，相当于复位引脚。写入 '1' 使设备进入复位状态，写入 '0' 使设备退出复位状态 |
| 1 | 写入 '1' 禁用大量输出，包括连接到 RAMDAC 的输出 |

逆向工程过程信息

72x8300 图像从 21808x21778 缩放至 10904x10889。输出的 jpg 文件设置为 85% 的压缩率以节省空间，设置为 48DPI，并以 0.103170 的比例因子导入到 KiCAD 中。这使得在 KiCAD 单位中基本单元之间的间距为“3mm”。
在识别出每种基本单元类型后，为其创建了库封装，并将其与原理图符号关联起来。所有焊盘都放置在中心，以便封装可以旋转，因为原始中的许多基本单元是镜像的。
门阵列使用两层金属，理解层与层之间的连接可能具有挑战性。一般来说，只有少数允许的连接：
- 金属 1 到金属 2
- 金属 2 到多晶硅（栅极）
- 金属 2 到扩散层
每列在金属 2 上有两条平行线，分别承载 VCC（右侧）和 GND（左侧）。因此，每个基本单元中的左侧两个晶体管是 NMOS，右侧两个晶体管是 PMOS。在一个基本单元中，两个晶体管共享一个栅极，每个栅极有三个连接焊盘。触点可以将 VCC 或 GND 连接到两个晶体管之间共享沟道连接上的扩散区域，或者连接到一个晶体管、另一个晶体管或两者的隔离沟道连接上。
进入或离开逻辑门的外部信号通常使用在金属 1 上穿过整个单元的水平走线进行连接。逻辑门内部的布线通常在金属 2 上完成。
除了金属 2 上承载电源和接地的垂直平行线外，还有另一组水平走线（在金属 1 上）也承载电源和接地。我的逆向工程布局中没有在这些线上放置走线，因为它们不是信号线。
走线从封装焊盘开始放置，沿着底层金属连接到所有其他连接的焊盘，赋予一个网络名称，然后反向传播到原理图（与通常的 KiCAD 过程相反）。

未来计划

- 研究从 KiCAD 网表生成 Verilog

关于

IBM MCGA 逆向工程芯片

资源

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未发布任何版本

[包 0](/users/schlae/packages?repo_name=IBM_MCGA)

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