GoogleのAIを支える心臓部：AI専用チップ「TPU」の仕組みと進化の歴史

2025年12月31日 19:32

1. はじめに：なぜTPUは生まれたのか？

1.1. AIの「計算爆発」という課題

2010年代初頭、AIの世界は大きな壁にぶつかっていました。ディープラーニングの進化に伴い、その計算需要が爆発的に増加し、従来のハードウェア（ムーアの法則）の進化速度を遥かに超えていたのです。

OpenAIの分析によると、2012年以降、AIの学習に必要な計算能力は約3.4ヶ月〜3.5ヶ月で倍増し続けていました[1]。これは、約2年で倍増するというムーアの法則を大きく上回るペースであり、既存の技術ではこの「計算爆発」を支えきれないことは明白でした。

Googleの社内試算（2013年）では、もし世界中のユーザーが1日3分間「音声検索」を利用した場合、既存のハードウェア構成ではデータセンターの数を2倍に増やす必要があるという衝撃的な予測が出されました[2]。これはコスト的にも物理的にも実現不可能です。既存のCPUやGPUを使い続ける道は閉ざされ、根本的なブレイクスルーが求められていました。

1.2. 桁違いの効率向上を目指して

この課題に対し、Googleは「推論（Inference）」処理に特化したカスタムチップを自社開発するという決断を下します。プロジェクトの目標は、当時のGPUに対して「コストパフォーマンスを10倍に向上させる」ことでした。

この野心的な目標のもと、開発開始からわずか15ヶ月という短期間で初代TPUは設計・配備され、データセンターでの稼働を開始しました。

2. TPUとは何か？AI計算に特化した「達人」

2.1. 「選択と集中」が生んだ専用チップ

TPUの設計思想は「選択と集中」です。CPUやGPUが多様な計算に対応する「何でも屋（汎用プロセッサ）」であるのに対し、TPUはニューラルネットワークの計算、特に行列演算に特化した「ドメイン特化型アーキテクチャ（DSA: Domain Specific Architecture）」を採用しています。
汎用性を捨て、AIに必要な機能だけにシリコン面積を割くことで、圧倒的な効率を実現しました。

2.2. 驚異的な効率を生む「シストリックアレイ」

TPUの心臓部には、「シストリックアレイ（Systolic Array）」と呼ばれる独自の回路構成が採用されています。

💡 技術解説：なぜシストリックアレイは効率的なのか？

従来のCPU（フォン・ノイマン型）では、計算のたびにレジスタやメモリへアクセスする必要があり、これが「フォン・ノイマン・ボトルネック」となって電力と時間を消費していました。

一方、シストリックアレイでは、数万個の演算器（ALU）が格子状に並び、データがポンプで押し出される血液（Systolic）のように、演算器から演算器へと直接手渡されます。

メモリアクセスの激減：中間結果をメモリに書き戻さず、隣の演算器に直接渡すため、電力消費の大きいメモリアクセスを最小限に抑えられます。
高密度な並列処理：制御回路やキャッシュを削減し、空いたスペースに演算器を敷き詰めることで、単位面積あたりの計算能力を最大化しています。[2]

2.3. TPUとGPUの比較

3. TPUの進化の歴史：7つの世代が切り拓いたAIの未来

3.1. TPU v1 (2015年)：「計算爆発」のボトルネックを打ち破る

2015年に配備された初代TPUは、学習済みのモデルを動かす「推論」専用でした。
キャッシュや分岐予測といったCPUの標準機能を削除し、演算精度を8ビット整数（INT8）に限定することで、回路を単純化しました。
その結果、当時のIntel製CPU（Haswell）やNVIDIA製GPU（Tesla K80）と比較して、以下の性能を達成しました[2]。

処理速度: 15倍〜30倍高速
電力効率（TOPS/Watt）: 30倍〜80倍向上

この成功により、ドメイン特化型アーキテクチャがAI計算の未来であることが証明されました。

3.2. TPU v2 & v3 (2017-2018年)：「スケール」の壁を克服する

第2、第3世代では、推論だけでなく、より複雑な計算を要する「学習（Training）」に対応しました。

技術革新：bfloat16 (Brain Floating Point Format)
従来の「FP16（半精度浮動小数点）」は、AI学習において数値の表現範囲（ダイナミックレンジ）が狭すぎるという欠点がありました。そこでGoogleは、仮数部（精度）を削り、指数部（範囲）をFP32と同等に保つbfloat16を採用しました。これにより、メモリ使用量を半分にしつつ、学習の安定性を確保することに成功しました。これは現在、業界標準のフォーマットとなっています。
技術革新：ICIによるポッド構成
独自の高速インターコネクト（ICI）により、最大1024個（v3）のチップを接続した「TPU Pod」を構築可能にしました。これにより、TPUは単なるチップからスーパーコンピュータへと進化しました。

3.3. TPU v4 (2021年)：「信頼性」と「ワークロード特化」の解消

TPU v4では、チップ数を4096個へと拡張し、エクサスケール級の計算能力を実現しました。この規模での稼働を支えたのが、画期的な光技術です。

光サーキットスイッチ (OCS: Optical Circuit Switches)
データセンター内のネットワーク接続を、電気信号ではなく「光」のまま物理的に切り替える技術です。微小な鏡（MEMS）を使って光ファイバーの経路を動的に変更することで、故障したチップを瞬時に切り離したり、学習モデルの形状に合わせてネットワークトポロジー（3Dトーラス等）を最適化したりすることが可能になりました[3]。
スパースコア (SparseCore)
検索やレコメンデーション（推薦）システムで多用される「埋め込み（Embedding）」処理専用のエンジンです。チップ面積のわずか5%程度の実装で、CPUと比較して検索モデルの性能を最大30倍高速化させました[3]。

また、OCSや高効率な冷却システムにより、TPU v4は当時の他社システムと比較して、CO2排出量を約20分の1に削減したと報告されています[3]。

3.4. TPU v5〜v7 (2022年〜現在)：「多様化」と「メモリ」への挑戦

最新世代では、AIの用途拡大に合わせ、ラインナップの細分化とスペックの大幅な増強が行われています。

TPU v5p / v5e (2023年):
最大性能を追求する「v5p（Performance）」と、コスト効率を重視する「v5e（Efficiency）」の2ラインを展開。
TPU v6e "Trillium" (2024年):
v5eの後継として登場。行列演算ユニット（MXU）の大型化とクロック周波数の向上により、v5eと比較してピーク演算性能が4.7倍、メモリ帯域幅が2倍に強化されました[4]。
TPU v7 "Ironwood" (2025年):
最新の推論特化型TPUです。生成AIにおける「メモリの壁」を打破するため、メモリ容量をTrilliumの6倍以上となる192GBへ増強。さらに、より軽量なデータ形式であるFP8にネイティブ対応しました。これにより、Geminiのような巨大モデルの推論コストを劇的に引き下げています[5]。