「Rapidus 2nm量産へ：2027年始動、日本再挑戦の成否を分ける歩留まり戦略」

要約（約140字）

Rapidusは2027年度下期に2nm生産を開始し、2028年に本格量産を目指す。前後工程一体化とGPU活用による開発加速を武器に、TSMCやSamsungと競合。歩留まり確立と顧客確保が成否を左右する。

キーワード（5つ）

1. 2nmロジック量産
2. GAAトランジスタ移行
3. 前後工程一体化
4. GPU計算加速（EUV対応）
5. 国家主導ファウンドリ戦略

記事の内容

日本政府支援のファウンドリであるRapidusは、日本の経済産業省（METI）に提出した事業計画によると、2027年度下期に2nm世代半導体の生産を開始し、2028年に本格量産へ移行する計画だ。

生産は北海道千歳市の工場で行われる。同拠点は前工程（ウエハ製造）と、ダイシングやパッケージングを含む後工程を一体化した設計となっている。これにより、ウエハ処理から先端パッケージまでの工程間ハンドオフを効率化し、サイクルタイムの短縮を図る。

計画では、千歳工場は月産6,000枚で立ち上げ、稼働初年度内に約25,000枚／月まで引き上げる見込みだ。最先端メガファブと比べれば控えめな水準だが、先端ロジックの小ロット供給拠点として、高性能用途やチップレット指向アプリケーション向けに位置づけられる可能性がある。

さらに別報道では、2028年までに能力を一段と引き上げる構想も示されており、初期立ち上げを超えたスケール拡大への意欲がうかがえる。

⸻

最先端ノードでの競争

Rapidusのロードマップは、同時期に2nm世代を目指す既存大手との直接競争を意味する。TSMCおよびSamsung Electronicsは2020年代半ばの2nm量産を掲げ、Intelも18Aプロセスを推進している。

目標達成には、リソグラフィ、エッチング、成膜、検査、計測などにわたる200台超の製造装置の設置・調整を完了させる必要がある。装置立ち上げと安定歩留まりの確立が量産前の重要課題となる。

2nm世代では、従来のFinFETからGAA（Gate-All-Around）トランジスタ構造へ移行する。製造難易度は一段と高まり、歩留まり最適化が最大のハードルとなる見通しだ。立ち上げ初期の低ボリューム環境では、わずかな歩留まり低下でもダイ当たりコストを押し上げる。一方、高稼働時には歩留まり変動が収益性や顧客信頼に直結する。

⸻

自動化と計算加速

Rapidusは自動化と先端パッケージを差別化要因と位置づける。2026年2月6日、北九州で開催された半導体セミナーにおいて、同社エンジニアリングセンター長の折井康光氏は、後工程自動化の高度化と前後工程を結ぶシームレスな製造フロー構築を強調した。

2026年春にはパイロット後工程ラインを稼働し、チップレット統合戦略の一環として電子基板への実装を進める計画だ。ロジックと先端パッケージの同一拠点化により、設計から納品までのリードタイム短縮を狙う。

2nmではEUVリソグラフィや欠陥検査における計算負荷も急増する。NvidiaはRapidusと連携し、GPUによる計算高速化を支援している。日本経済新聞のインタビューで、Nvidiaの産業・計算工学部門GMであるTim Costa氏は、GPUアクセラレーションによりリソグラフィ関連計算が大幅に高速化可能であり、主要ファウンドリですでに実績があると述べている。こうした計算基盤は、プロセス開発や歩留まり学習を加速させる鍵となる。

⸻

日本半導体戦略の中核

Rapidusの進展は、日本の国家半導体戦略と密接に連動している。METIの資金・政策支援の下、日本は数十年にわたり低下してきた先端ロジック製造の国内基盤再構築を目指す。

もっとも、資金や技術提携だけで成功が保証されるわけではない。受託製造企業として、Rapidusは稼働率を維持できる安定顧客の確保が不可欠だ。特に2nm世代でデュアルソースやノード移行を検討するファブレス企業に対しては、予測可能な歩留まりと高いプロセス制御能力を示す必要がある。

2027年度の生産開始、2028年の拡大を見据え、Rapidusは世界で最も競争が激しい半導体セグメントへ本格参入する。千歳工場が必要な歩留まり、ボリューム、エコシステムを確立できるかが、日本発の新たな先端ファウンドリの成否を左右することになる。

考察

EUVやOPC計算の高速化は、開発サイクル短縮と学習速度向上に直結する。Nvidia連携は単なる協業ではなく、開発リードタイム圧縮の戦略的布石といえる。