静态时序分析（理论及Prime Time使用）——学习笔记

 静态时序分析（statictiminganalysis，STA)是分析、调试并确认一个门级系统设计时序性能的比较彻底的方法。在门级电路设计过程中，为得到一个最佳的电路设计，在结构逻辑、电路布局布线等方面，时序分析起着关键性的作用。静态时序分析既要检验门级电路的最大延迟、以保证电路在指定的频率下能够满足建立时间的要求，同时又要检验门级电路的最小延迟、以满足保持时间的需求。芯片的设计只有通过了静态时序分析才能真正完成，甚至在从逻辑综合开始后的每一个设计步骤的结果都需要满足或部分满足时序的要求。

一般的静态时序分析工具：synopsys的Prime Time（入行半年目前仅使用过这个，有待学习）

静态时序分析

准备工作包括：设置时钟、指定IO时序特性以及指定伪路径和多周期路径等。

专业名词

PLL（Phase-locked loop，锁相环）：常用于在ASIC中产生高频时钟。

transition：过渡时间、压摆-

时序报告中的r、f：上升沿、下降沿

DUA：Design under analysis，待分析设计

OCV：片上变化

Oscillator:晶振

时序弧

setup time:建立时间

hold time:保持时间

Transition delay：传输延迟

Logic gate delay：逻辑门延迟

对于cell, pin, net, port的理解

一张图看懂cell, pin, net, port_pin port-CSDN博客

标准单元库

有待学习

配置STA环境

同步设计

create_clock -name SYSCLK -period 20 -waveform {0 5} [get_ports SCLK]

在SCLK口定义一个名称为SYSCLK的时钟，该时钟的时钟周期为20，在0处raise，在5处fall。

-waveform {time_raise time_fall ...}

默认为：

-waveform {0, period/2}

没有-name，那么clk名称与port名称一致

set_clock_uncertainty

set_clock_uncertainty :定义时钟周期的不确定性，可以定义悲观条件，条件严苛，让电路安全性得以提升。

包括了以下部分：

时钟偏差（clock skew）

时钟抖动（clock jitter）

时钟延迟

如：

set_clock_uncertainty -setup 0.2 [get_clocks CLK_CONFIG] （1）

set_clock_uncertainty -hold 0.05 [get_clocks CLK_CONFIG] （2）

需要注意：设置的时钟不确定性有效地减少了指定数