verilog 中的if else 和 case用法基本没区别

近期学习verilog代码优化，看到有书上写说能用case的时候尽量不用if else，后在网上查找，发现有同样说法，例如博文Verilog中if-else和case的区别。但我始终不能理解，二者为什么有区别？除了逻辑上一个是顺序判断，一个是并行判断，但在硬件实现上应该没区别，于是自己写了一段小代码来验证想法。
如下代码1：

always@(posedge clk or posedge rst)    
begin
    if (rst)
        out <= 4'd0;
    else
    case (a)
    4'd1:
        out <= 4'd0;
    4'd2:
        out <= 4'd1;
    4'd4:
        out <= 4'd2;
    4'd8:
        out <= 4'd3;            
    default:
        out <= 4'd14;    
    endcase   
end

其实现的原理图为：

再来看if else的实现：

always@(posedge clk or posedge rst)    
begin
    if (rst)
        out <= 4'd0;
    else if(a == 4'd1)
        out <= 4'd0;
    else if(a == 4'd2)
        out <= 4'd1;
    else if(a == 4'd4)
        out <= 4'd2;
    else if(a == 4'd8)
        out <= 4'd3;            
    else
        out <= 4'd14;    
end

其实现的原理图：

对比看一下，实际上实现的原理图都是一样的，只不过是LUT的真值表会有所差异而已。所以，我认为，说二者的结构不一样，速度不一样，或者说占用面积不一样的，都是没有道理的，在设计上，这个地方无需优化。