Verilog中if-else和case的区别

今天在eetop上看到一个帖子，讨论这个问题，链接在这里click。在这总结下if-else和case的区别。

if语句指定了一个有优先级的编码逻辑，而case语句生成的逻辑语句是并行的，不具有优先级。if语句可以包含一系列不同的表达式，而case语句比较的是一个公共的控制表达式。通常if-else结构速度较慢，但占用的面积小，如果对速度没有要求但对面积有较高要求，则可用if-else结构完成编解码。case结构速度较快，但占用面积较大，所以用case语句实现对速度要求较高的编解码电路。嵌套的if语句如果使用不当，就会导致设计的更大延时，为了避免较大的路径延迟，最好不要使用特别长的嵌套if结构。如想利用if语句来实现那些对延时要求苛刻的路径时，应将最高优先级给最迟到达的关键信号。