FPGA面试题【D触发器搭建4进制的计数器】

原创 已于 2023-06-23 14:23:04 修改 · 5k 阅读 · 10
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#fpga开发 #面试
于 2023-06-23 14:16:18 首次发布
本文介绍了如何使用D触发器设计一个4进制计数器，探讨了计数器的状态表和卡诺图，以及状态方程。FPGA是一种现场可编程门阵列，其基本结构包括查找表和触发器，通过EDA工具实现数字逻辑。随着技术发展，FPGA的架构变得更加复杂，包括软内核和硬内核，以实现不同需求的功能。

目录

题目

核心思路

答案

题目

用D触发器搭建4进制的计数器

核心思路

本题目主要考察了数字电路基础中的计数器设计。

题目看上去很简单，要求实现一个4进制的计数器，但要用D触发器来搭建，这显然不会像写Verilog实现一样容易，所以我们要用数字电路中的传统方法来设计。

4进制计数器必须有4个不同的状态，所以需要两个D触发器组成这个电路。电路的状态表如下所示：

电路次态的卡诺图如下所示：

计数器的状态方程为：Q*0 = Q’1Q’0 | Q1Q’0 = Q’0、Q*1 = Q’1Q0 | Q1Q’0

输出方程为：C = Q1Q0

将D触发器的特性方程Q(n+1) = D(n)（Q*0是Q0的次态，所以Q*0 = D0，同理Q*1 = D1）代入上面计数器的状态方程得到下面的关系：D0 = Q’0、D1 = Q’1Q0 | Q1Q’0

答案

//---------------------------------01module
test(02inputwireclk,03inputwirerst_n,0405out
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