FPGA学习笔记 -- 分频器

最新推荐文章于 2025-10-24 21:31:02 发布

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本文详细介绍了FPGA中的时钟分频方法，包括偶分频的六分频和奇分频的五分频。针对六分频，提出了使用计数器和时钟标志位的改进方案，以提高在高频时钟下的稳定性。五分频则通过组合上升沿和下降沿的信号，实现了50%占空比的分频输出。文章还展示了相应的Verilog代码实现，演示了如何在FPGA设计中实现这些分频技术。

偶分频——六分频

可以看到输出的频率对应六个系统时钟周期，即完成了六分频的任务，这里使计数器计数为2将输出波形进行反转，所以0，1，2半个周期就有了三个系统时钟周期。

此方法在低频信号中可以使用，但是在高频时钟下会出现失误，在FPGA中所有的时钟都要连接到全局时钟网络中去，又叫全局时钟数，其目的是为了保证时钟信号到达每一个器件的时间都尽可能相同，而这种方法并没有连接到全局时钟网络中
module divider_six
(
	input wire sys_clk,
	input wire rst_n,
	
	output reg out_clk
);
reg [1:0] cnt; //两位宽的计数器，使用寄存器类型数据

always@(posedge sys_clk or negedge rst_n) //对计数器进行判断赋值
	if(rst_n == 1'b0)
		cnt <= 2'b0;
	else if(cnt == 2'd2)
		cnt <= 2'b0;
	else 
		cnt <= cnt + 2'b1;
		
always