抗辐射半导体工艺与布局

7 辐射半导体工艺与布局解决方案

7.1 引言

通过提供降低对电离粒子敏感性的半导体工艺，可以实现提高抗辐射能力的解决方案。本章将重点讨论能够最小化软错误率（SER）和闩锁效应的半导体工艺开发与布局解决方案。能够抵御电离粒子影响的技术被称为“抗辐射加固”技术。抗辐射能力可以源自技术中器件的结构特性，也可以通过布局解决方案来应对辐射敏感性问题。本章将讨论抗辐射加固技术和布局解决方案。

本章将讨论绝缘体上硅（SOI）、蓝宝石上硅（SOS）、钻石上硅（SOD）以及体互补金属氧化物半导体（CMOS）中的其他辐射加固技术。体硅CMOS的辐射加固可包括衬底、外延区、阱、隔离和埋层等方面的解决方案。本章将探讨抗辐射半导体技术。此外，本章还将讨论SOI、SOS、SOD以及体硅CMOS中的其他辐射加固技术[1–58]。

7.2 衬底加固技术

抗辐射加固可以通过选择技术中使用的衬底来实现。在辐射环境中，衬底在入射电离粒子与支撑有源器件的晶圆之间的相互作用中起着关键作用。此外，衬底晶圆还会影响载流子产生以及电子‐空穴对（EHP）向有源器件的扩散。

衬底强化技术可包括绝缘体上硅（SOI）、钻石上硅（SOD）、蓝宝石上硅（SOS）以及无硅衬底（SON）等工艺解决方案。在这些技术中，衬底区域与有源器件相互隔离，形成一道屏障，减少了载流子向有源元件的扩散量。这有助于在最小化电荷产生和收集方面得到改善。

7.2.1 绝缘体上硅（SOI）技术

一种常见的衬底加固技术是绝缘体上硅 [1]。由于SOI技术能够自然地降低单粒子翻转（SEUs），因此已被用于航天应用。SOI技术可减少单粒子翻转、单粒子瞬态（SETs）和单粒子闩锁（SEL）。历史上，它被用于航天应用以降低SEU和SEL。因此，由于其在航天应用中的使用，多年来它一直是一种小批量的 niche 技术，并未对基础CMOS技术应用产生影响。

为了保持在摩尔定律的发展曲线上，研究发现绝缘体上硅（SOI）能够改善未来主流CMOS技术所需的性能尺寸缩小。部分耗尽型绝缘体上硅（PD‐SOI）由 IBM于2000年引入，作为先进微处理器应用的主流技术。如今，它在平面 MOSFET和FinFET技术中成为体硅CMOS的竞争对手。

7.2.1.1 注氧隔离（SIMOX）

SOI技术的一种常见工艺解决方案是通过注入氧进行隔离（SIMOX）的半导体工艺[1, 2]。SIMOX半导体工艺在有源器件下方的衬底中形成埋氧层（BOX），如 SOI MOSFET截面所示（ ）。该工艺通过向衬底中注入氧气来实现。

SIMOX晶圆由硅衬底、BOX层以及氧化层顶部的一层薄硅膜组成（ ）。衬底区域通过BOX层与有源器件隔离，从而提供一道阻挡电子‐空穴对扩散的屏障，减少少子扩散至有源器件的数量。

7.2.1.2 硅键合(SIBOND)技术

形成SOI晶圆的第二种工艺是使用两片晶圆之间的键合，称为硅键合（SIBOND）技术 [1, 3]。SIBOND晶圆通过在硅晶圆上生长氧化层而形成。然后将第二片晶圆放置在第一片晶圆之上，构成硅、二氧化硅、硅结构（ ）。随后将第二片晶圆刻蚀至在二氧化硅层上方留下一层薄硅。该工艺方法不如注氧隔离工艺应用广泛。

一种称为“智能剥离”的新工艺方法无需刻蚀第二片晶圆 [4] 即可实现相同目标。在“智能剥离”技术中，一片晶圆被注入

7.2.2 蓝宝石上硅(SOS)

衬底强化技术可以包括非硅晶圆的工艺解决方案。在航天和军事应用中，使用SOS [5]。SOS是一种用于集成电路制造的异质外延工艺，由生长在蓝宝石（Al₂O₃）晶圆上的薄硅层（通常薄于0.6μm）构成（ ）。SOS属于CMOS技术中的SOI系列。

通常使用高纯度人工生长的蓝宝石晶体。硅通常通过硅烷气体（SiH₄）在加热的蓝宝石衬底上分解沉积而成。蓝宝石的优点在于它是一种优良的电绝缘体，可防止由辐射引起的杂散电流扩散到附近的电路元件。

SOS在商业制造方面早期面临挑战，原因是难以制造现代高密度应用中使用的小型晶体管。这是因为在SOS工艺过程中会形成位错、孪晶和层错。

蓝宝石与硅之间的晶格失配导致缺陷。此外，在靠近界面的硅中，存在来自衬底的铝（一种p型掺杂剂）污染。

7.2.3 钻石上硅（SOD）

SOD 技术也被提出作为传统 SOI 技术的先进替代方案 [6]。钻石的一个优势在于其具有高热导率。在 SOD 概念中，金刚石薄膜可以是 100μm 厚，用作电绝缘体、散热层和衬底。SOD 可承受的功率负载比 SOI 高达 10 倍 [6]。由于热性能的改善，有源器件温度降低，从而可改善单粒子闩锁（SEL）。SOD 在单粒子翻转（SEU）和单粒子闩锁（SEL）方面具有优势。

7.2.4 无衬底上硅（SON）

一种新概念是形成没有衬底晶圆的硅器件层，称为 SON 技术 [7]。SON 技术允许制造极薄的（几个纳米量级）埋入式介质和硅薄膜，并通过外延工艺保证高分辨率和均匀性。SON 工艺允许在芯片的特定部分局部制造埋入式介质（可以是氧化物，也可以是空气间隙），这可能在成本和片上系统（SOC）集成便利性方面带来优势。

SON结构堆叠本身在物理上被限制在器件的栅极下方加侧墙区域内，从而实现了极浅且高掺杂的延伸区，同时使HDD（高掺杂漏极）结保持足够深（ ）。

因此，SON体现了理想的器件结构，融合了体硅和绝缘体上硅两者的优点，并克服了它们的缺点。

SON能够实现优异的Ion/Ioff权衡，抑制自加热效应，降低源漏串联电阻，亚阈值斜率接近理想状态，并在低至30–50纳米的极限器件尺寸下对短沟道效应（SCE）和漏致势垒降低（DIBL）具有高免疫力[7]。

SON概念的优势在于单个事件粒子与衬底晶圆之间没有相互作用。“晶圆”之间

以及入射粒子。因此，不会发生核散裂事件，也不会产生影响器件的载流子。这种半导体工艺方法目前尚未被广泛使用。

7.3 氧化层硬化技术

绝缘体硬化是一种用于防止辐射期间漂移的技术。以下部分将讨论实现抗辐射加固的技术，这些方法包括氟化薄氧化层和隔离。

7.3.1 氧化层生长与氧化层氟化

为了实现MOSFET隔离的抗辐射加固，可引入氟以降低正氧化层电荷密度。氟可通过高能（2兆电子伏特）氟离子注入引入LOCOS场氧化层（FOX）中。此外，在注入后需进行退火处理。氟的注入能量可采用高能注入（例如2兆电子伏特），并随后进行退火（例如 950 ∘C下60分钟），从而改善FOX及其相关器件参数的抗辐射能力[11]。由氟化氧化物隔离的n沟道MOSFET由于氟化的FOX中辐射诱导的正氧化层电荷密度较低，其辐射诱导的源漏泄漏电流也更小（例如，相较于非氟化氧化层）。场氧化层FETs的阈值电压漂移也有所减小。此外，采用氟注入工艺制造的反偏n/sup +/p‐结二极管的辐射诱导漏电流受到抑制，表明在氟化器件中，栅极SiO₂−Si界面和场区SiO₂−Si界面处界面态的产生也有所减少[11]。

7.3.2 MOSFET栅极氧化物加固

MOSFET栅极氧化层可能由于辐射诱导阈值漂移 ΔVth以及界面陷落生成 ΔVit而发生偏移。在薄氧化层MOSFET中，辐射诱导阈值漂移与氧化层厚度的平方成正比（例如t²ox）。因此，隔离结构的阈值电压漂移明显大于MOSFET结构中的薄氧化层。随着技术按比例缩小，氧化层厚度减小，从而降低了辐射敏感性。

7.3.3 凹陷氧化物（ROX）加固

凹陷氧化物（ROX）隔离可能导致辐射引起的阈值漂移[11]。在薄氧化层 MOSFET中，辐射引起的阈值漂移与氧化层厚度的平方成正比（例如t²ox），因此由于ROX隔离的存在，阈值漂移更大。为了降低互连与硅衬底之间的电场，ROX通常做得较厚。然而，随着ROX隔离的增加，阈值漂移也更加显著。

7.3.4 LOCOS沟槽隔离隔离加固

由于LOCOS隔离下的氧化物和界面陷阱电荷的产生，导致侧壁器件发生辐射引起的阈值漂移[11]。实验数据显示，由于辐射引起的电荷积聚，漏电流增加。

使用结构与掺杂工艺的辐射加固解决方案也存在。这些方案可以包括以下内容：

• 利用隔离区中的凹槽分离FOX和p+注入[12]
• LOCOS隔离下方的高掺杂埋层（HDBL）[13–20]
• 埋入式保护环（BGR） [14–20]
• 有源区沟道边缘的寄生隔离器件（PID）[14–20]

Custode等人在隔离区引入了一个“凹槽”，并在其中放置了一层金属以改变隔离区下方的电势[12]。此外，还在隔离区的凹槽中引入了p+掺杂剂的注入[12]。

在器件下方引入高掺杂埋层（HDBL）和带隙基准（BGR），可提高辐射硬度[13–21]。

还可以在MOSFET沟道边缘引入PID，以防止在MOSFET边缘附近产生氧化层陷阱[13–20]。

7.3.5 浅沟槽隔离（STI）加固

采用浅沟槽隔离（STI）技术的辐射加固比传统的FOX加固更为复杂。STI边缘处的高电场限制了总剂量辐射硬度。

寄生器件可能出现在受辐射影响的沟槽侧壁上。由于氧化物和界面陷阱电荷的产生，侧壁器件会发生辐射引起的阈值漂移。沟槽侧壁上的拐角器件可能导致 MOSFET I‐V特性出现“凸起”。

通过增加寄生侧壁器件的阈值电压，可以实现浅槽隔离的加固。这可以通过浅槽隔离的“圆角”刻蚀工艺来实现。此外，还可以在浅槽隔离的边缘处进行侧壁注入。

辐射加固解决方案包括以下内容：

• 浅槽隔离边缘注入
• 浅槽隔离角部圆化刻蚀工艺[23]
• 有源区沟道边缘的PID [14–20]

7.5 互补金属氧化物半导体衬底 – 高阻衬底

如今，需要使用高阻衬底来避免电路之间的噪声耦合。在混合信号芯片中，数字 CMOS电路、模拟电路和射频电路之间存在干扰问题。混合信号CMOS（MS‐CMOS）、射频CMOS（RF‐CMOS）、BiCMOS硅锗（SiGe）以及砷化镓（GaAs）技术都需要采用高阻衬底。随着技术按比例缩小以及应用频率的提高，必须考虑噪声耦合、串扰和噪声抑制方法。因此，CMOS抗闩锁能力的一个关键问题是衬底电阻的作用。 显示了闩锁触发电压随衬底电阻变化的曲线图。

行业中的趋势是从1迁移至 50Ω‐cm [23]。例如，CMOS向 50Ω‐cm衬底的迁移将发生在0.13‐μm技术代，而博塞利、雷迪和杜瓦里表明 50Ω‐cm衬底的迁移则发生在65纳米CMOS技术节点[24]。起始晶圆衬底电阻对衬底扩展电阻项有影响，从而影响SEL [23]。

对于闩锁效应，扩展电阻在阴极到衬底接触间距中起着作用。随着距离的增加，其影响更加显著。此外，在闩锁分析中，扩展电阻不会饱和，而是持续增加。为了触发闩锁效应，NPN和PNP双极电流增益的乘积βnβp需要满足以下不等式：

$$
βnβp ≥ 1+(Isx / I)βn [1 −(Iw / I)(βn+1 / βn)−(Isx / I)]
$$

其中

$$
Iw= (Vbe)pnp / Rnw = Vo / Rnw \ln[I −Iw / (Io)p],
$$

以及衬底电流表达式Isx可修改如下：

$$
Isx= (Vbe)npn / (Rpw||Rsx) = Vo / (Rpw||Rsx) \ln[I −Isx / (Io)n],
$$

其中，有效衬底电阻包括p阱电阻Rpw和衬底晶圆电阻Rsx s的扩展电阻项：

$$
1 / (Rpw||Rsx) = 1/Rpw + 1/Rsx .
$$

在广义四极管公式中，闩锁条件可以表示为

$$
α ∗f ns+ α ∗f ps ≥ 1
$$

其中

$$
α ∗f ns= αf ns / (1+ ren / (Rsx||Rpw))
$$

and

$$
α ∗f ps= αf ps / (1+ rep / Rnw)
$$

其中衬底电阻被明确表示为p型阱电阻和衬底基片电阻的并联电阻[23]。随着衬底晶圆电阻的增加，它会影响广义NPN传输因子。当衬底电阻相对于p阱电阻变得很大时，对差分广义稳定性判据的影响极小。注意，衬底和阱的并联电阻约等于p阱电阻：

$$
1 / (Rpw||Rsx) ≈ 1/Rpw \quad Rsx ≫ Rpw .
$$

根据βPNPβNPN标准，可以推导出引发闩锁效应的衬底电阻值的解决方案。给定

$$
βnβp ≥ 1+(I sx / I) βn [1 −(I w / I)(β n +1 / β n)−(I sx / I)] ,
$$

衬底电流的表达式可以分解，并表示如下：

$$
Isx / I ≤ βnβp[1 −(IIw)(βn+1 / βn)] / (βn(1+ βp)) ,
$$

and

$$
Isx ≤ I \left{ βnβp[1 −(IIw)(βn+1 / βn)] / (βn(1+ βp)) \right}.
$$

根据该表达式，可以将NPN的正向偏置与电阻的关系代入方程。有效衬底电阻可表示为p阱和衬底电阻的并联乘积。引发闩锁所需的有效衬底电阻可表示为

$$
Rsx‖Rpw ≥ (Vbe)NPN / I \left{ βn(1+ βp) / (βnβp[1 − IIw(βn+1 / βn)]) \right}.
$$

因此，触发闩锁的“有效衬底电阻条件”可以表示为

$$
(Rsx)eff ≥ Vo \ln((I−Isx)/Io) / I \left{ βn(1+ βp) / (βnβp[1 − Iw/I(βn+1 / βn)]) \right}.
$$

在未来的应用中，高阻衬底将对外部事件敏感，例如单粒子事件引发的单粒子闩锁。因此，根据“α公式”，当[23]时，单粒子翻转引发闩锁的条件成立

$$
(αp+ αn)= 1+ αp (Iw) / I+ αn (Isx) / I − I ∗ / I,
$$

或当外部电流源引发闩锁的电流发生时

$$
I ∗= I{1+ αp[(Iw) / I −1]+ αn[(Isx) / I −1]},
$$

其中，阱和衬底电流表达式可分别表示为

$$
Iw= (Vbe)PNP / Rw = Vo / Rw \ln[(I −Iw) / (Io)p]
$$

and

$$
Isx= (Vbe)NPN / Rsx = Vo / Rsx \ln[(I −Isx) / (Io)n].
$$

因此，来自外部源的闩锁条件也可以表示为

$$
Iinj= I{1+ βp / (βp + 1)[Iw/I −1]+ βn −1]},
$$

or

$$
Iinj= I{1+ βp βn}
$$

对于同一电路，这可以表示为双极电流增益的函数。在外部注入环境下发生闩锁的“β乘积”关系可写成如下形式

$$
βnβp= [1+ βp(Iw−I ∗)/I + βn(Isx−I ∗)/I −(I ∗/I)] / [1 − (Iw+Isx−I ∗)/I] ,
$$

其中

$$
I ∗= Icpo+ Icno+ Iinj(x, t)
$$

$$
Iw= (Vbe)PNP / Rw = Vo / Rw \ln[(I −Iw) / (Io)p]
$$

$$
Isx= (Vbe)NPN / Rsx = Vo / Rsx \ln[(I −Isx) / (Io)n].
$$

在α表示中

$$
(αp+ αn)= 1+ αp (Iw) / I+ αn (Isx) / I − I ∗ / I.
$$

求解引发闩锁所需的衬底电流，

$$
Isx= I[1+(αp/n)[1 − Iw/I]+(1/αn)[I ∗/I −1]]
$$

and

$$
Isx= (Vbe)NPN / (Rsx)eff = VO / (Rsx)eff \ln[(I −Isx) / (IO)n].
$$

因此，可以在外部注入源条件下量化引发外部闩锁所需的衬底电阻条件。

$$
(Rsx)eff ≥ (Vbe)NPN / I[1+(αp/n)[1 − Iw/I]+(1/αn)[I ∗ −1]]
$$

or表示如下，

$$
(Rsx)eff ≥ Vo \ln[(I−Isxn)] / I[1+(αp/n)[1 − Iw/I]+(1/αn)[I ∗ −1]] .
$$

根据这些公式，可得出在外部注入情况下引发单粒子闩锁（SEL）所需的衬底电阻条件。随着电离粒子引起的外部注入增加，表达式的分母
幅度增加，发生闩锁所需的有效电阻降低。因此，随着外部源的增大，发生闩锁所需的衬底电阻减小。如果在尺寸缩小过程中衬底电阻持续增加，电路将对外部源变得更加敏感。高阻衬底将对闩锁设计实践产生如下影响：

• 当衬底电阻远小于p阱电阻时，衬底电阻对局部PNPN闩锁衬底分流电阻的影响将减小。
• 当p−衬底掺杂浓度低于p阱掺杂浓度时，将形成高‐低p+/p−阶梯结过渡，构成 n++/p+/p−二极管结构；这将增加向衬底的垂直二极管注入。
• 衬底热阻将增加，导致PNPN结构内的自加热加剧。
• 少子复合时间将增加，导致少数载流子的扩散长度和传播距离变长。

首先，由于分流电阻是p阱和p−衬底的并联电阻，当p−衬底电阻显著增加时，p阱将起到更大的作用。其次，从第一衬底电阻过渡到更高的第二衬底电阻时，其变化将小于预期。对于第二点，当p型衬底的电阻率低于p阱时，会形成一个p+/p−高低结，这将增加载流子的垂直注入，从而应降低横向NPN电流增益。对于第三点，随着衬底电导率的降低，热导率也随之降低，导致热阻升高。因此，在相同功耗下，引发自加热的闩锁事件会导致更高的结温。结果，对于高阻衬底晶圆，温度上升以及参数随温度的变化将更加显著。对于第四点，预计瞬态和外部闩锁问题将更加严重。少数载流子复合时间将增加，导致扩散长度变长，载流子在衬底中穿越的距离更远。此外，分流多余载流子的能力增强，使得产品对瞬态现象引起的单粒子闩锁（SEL）更加敏感。

7.5.1 50Ω‐cm 衬底电阻

是 β乘积（NPN和PNP产品）随 p+/n+间距在 10 和 50 Ω‐cm 衬底晶圆上的变化曲线。测量结果 βNPN显示，随着 p+/n+间距的增加， βNPN减小。在较小的 n+扩散区到 p−衬底接触间距以及存在 p型阱注入的情况下，提取出的 NPN βNPN仅有微小变化（例如， βNPN提取是在 1mA电流水平下进行的）[23–25]。

显示了闩锁I‐V特性与p+/n+间距[23]的关系。p+/n+间距包括p+扩散区与n阱边缘之间的间距，以及n+扩散区与相邻n阱之间的间距。该图展示了p+/n+间距为270、380、600和860纳米时的数据。所提供的数据是针对280纳米STI深度的仿真结果。数据表明，随着p+/n+间距的增加，触发电压和保持电压也随之增加。

7.6 阱

阱结构影响电子‐空穴对产生、电子‐空穴对复合以及少数载流子输运。技术上支持扩散阱、反向阱和双阱结构。这些结构对软错误率和闩锁均有影响。

7.6.1 单阱 – 扩散n阱

在采用反向阱之前曾使用扩散阱结构，但在功率技术中仍继续使用。扩散阱在衬底表面具有最高的掺杂浓度。掺杂剂通过高温工艺扩散进入晶圆。扩散阱通常比反向阱更深（例如深度为6–12μm），这会导致阱结构中发生更多的少子电荷收集。

由于掺杂剂浓度向晶圆内部单调递减，扩散阱技术具有远离表面的内建电场，从而形成将电子‐空穴对驱动至阱‐衬底结的内建电场。

7.6.2 单井–倒退N阱

反向阱结构随着高能注入工具的使用而被引入。反向阱的最高掺杂浓度位于远离衬底表面的位置。掺杂剂被注入到阱结构的深处。反向阱的深度通常为1.5–4.0 μm。这导致阱结构中少数载流子电荷的产生量减少。反向阱技术在晶圆内部形成一个非单调递减的内建电场。 显示了不同掺杂浓度[29–32]下PNP双极电流增益随反向阱的变化情况。

中，该图显示了不同n阱结构下闩锁保持电压随脉冲宽度的变化关系。无反向n阱注入结构的保持电压最低。通过添加反向n阱注入，所有瞬态脉冲宽度下的保持电压均有所提高。随着反向n阱注入剂量的增加，保持电压进一步升高。

7.6.3 双阱技术

在更先进的CMOS技术中，引入了双阱技术[23]。双阱技术增加了一个p型掺杂剂的第二阱，形成p阱（ ）。p阱的增加为抗辐射能力提供了两方面的改进：首先，与p‐外延区相比，p阱更高的掺杂浓度导致更高的少数载流子复合；其次，在p阱与p−衬底界面处引入了p+/p−阶跃，产生内建电场，该电场将少数载流子驱离敏感结区。

7.6.3.1 p阱和p++衬底

在缩放双阱技术中，p阱被缩小为更浅的深度。 展示了在p+衬底上缩放p阱中垂直双极型晶体管的截面图。

通过这种实现方式，存在一种p阱/p−外延/p+衬底结构，该结构对闩锁和电离辐射不利。p−外延层的电阻引入了串联电阻，影响了闩锁敏感性。对于电离辐射而言，p−外延层的低复合率增加了少子收集的电势。

7.6.3.2 p阱和p+连接注入

在缩放双阱技术中，解决单粒子翻转和闩锁的方法是添加“连接注入”。 展示了在p+衬底上的缩放p阱中带有p型连接注入的垂直双极型晶体管的截面图。通过这种实现方式，在p−外延区域中存在一个更高的掺杂区域，从而提高了闩锁和电离辐射免疫能力[23, 33–35]。

7.7 三重阱技术

随着三重阱技术的引入，又增加了一种缓解单粒子翻转和单粒子闩锁的优势。三重阱技术有两种实现方式。第一种三重阱实现方式中，P沟道和N沟道晶体管完全分离。第二种类型称为合并三重阱。

7.7.1 三重阱——阱的完全隔离

随着三重阱技术的引入，P沟道和N沟道晶体管实现了完全隔离[33–35]。在这种情况下，P沟道和N沟道晶体管之间不会形成寄生PNPN结构，从而抑制了单粒子闩锁的发生。 展示了采用完全阱隔离的三重阱技术的截面。正是这种实现方式使半导体开发者认为闩锁将不再成为问题。然而，设计团队并未采用这种布局，而是选择使用“合并三重阱”结构。

7.7.2 三重阱 – 合并三重阱

采用合并三重阱技术时，p沟道和n沟道晶体管[33–35]之间没有完全隔离。在这种情况下，p沟道和n沟道晶体管仍会形成寄生PNPN结构，并附加一个垂直NPN晶体管。这并不能抑制单粒子闩锁的产生。 显示了未实现完全阱隔离的合并三重阱技术的截面图[33–35]。

和 分别展示了合并三重阱与标准双阱技术在PNP晶体管和NPN晶体管电流增益方面的对比。合并三重阱的PNP双极电流增益低于双阱情况。对于三重阱，PNP双极电流增益在140 ∘C时从 βPNP=2–1.5变化。对于合并式三阱 NPN的电流增益，由于埋层增强了垂直NPN结构，其值高于双阱情况。尽管在双阱情况下，双极性NPN电流增益约为1（单位），但在三重阱情况下，双极电流增益超过了 βNPN= 5.0。

7.7.3 三重阱——带连续注入的合并三重阱

在三阱的另一实施例中，埋层是在p阱和n阱下方的连续 blanket 注入 [33–35]。

7.8 子集电极

在CMOS工艺中，反向梯度n阱设计已被证明对闩锁[29–35]具有显著影响。双极和BiCMOS技术已在同质结和异质结双极晶体管中使用子集电极以提升晶体管性能。

子集电极对于双极型晶体管具有多项可应用于抑制闩锁[33–36]的优点：首先，它提供了一个低电阻集电极；其次，在大电流下可最小化柯克效应；第三，能够形成低的子集电极/衬底结电容；第四，可减少少子注入衬底。这些子集电极的基本特性在防止闩锁方面具有天然优势。

7.8.1 外延生长子集电极

形成子集电极区有两种方法——外延法和非外延法。在第一种工艺中，子集电极在外延生长步骤之前形成。通过掩蔽区域对衬底晶圆进行注入，然后进行外延生长过程；在此工艺中，该区域可被置于衬底晶圆内部较深位置，并具有非常高的掺杂浓度。这些子集电极的剂量水平通常为10¹⁶ cm⁻²。该掺杂浓度可达到硅的饱和水平（例如 10¹⁹–10²¹ cm⁻²），从而提供非常低的方块电阻（例如1–10Ω/◽方块电阻）。这些子集电极在晶圆表面下方约3–5μm深处形成深子集电极与p−衬底的冶金结。此外，由于掺杂浓度非常高，少子复合时间以俄歇复合为主[33–36]。

7.8.2 注入式次级集电极

另一种形式的子集电极采用非外延工艺，通过高能兆电子伏特注入 [36] 实现。在这种情况下，注入深度较浅，限制了剂量、浓度和方块电阻。从互补金属氧化物半导体闩锁设计实践来看，在CMOS器件下方增加子集电极具有以下优点：

• 垂直寄生PNP晶体管的更宽PNP基区宽度。
• 在垂直寄生PNP晶体管的基区中掺杂剂浓度更高。
• 在n阱接触和P沟道MOSFET器件之间实现更低的“n阱”分流电阻。

实验工作表明，互补金属氧化物半导体闩锁在增强 βNPN和减少 βPNP之间存在权衡。

注入式次级集电极的子集电极设计点被定义为适用于0.13‐μm互补金属氧化物半导体基础技术[36]的低成本双极晶体管技术。

7.8.3 子集电极 – NPN和PNP双极电流增益

次级集电极可以缓解单粒子翻转和闩锁事件。第一个重要的结果是，添加次级集电极会增加双极性NPN电流增益 βNPN（与期望结果相反）。在较大的p+/n+间距下，两种情况趋近于相同的结果——但带有额外次级集电极的双阱CMOS情况更差；添加次级集电极使双极性NPN电流增益 βNPN增加了约 2×（例如0.76–1.7）。这种闩锁性能退化效应可能与三个潜在问题有关：（i）有效集电极面积增加；（ii）次级集电极横向扩散导致基区宽度减小；（iii）深集电极带来的电子输运改善。

导致双极电流增益增加的因素有三个：

1. 由于子集电极深度增加的集电极面积提高了双极电流增益。
2. 子集电极的外扩扩散减小了基区宽度。
3. 更深的结构导致少子载流子轨迹发生变化。

在阱区较浅的情况下，电子轨迹具有更强的二维特性。而当发射极或集电极向下延伸时，最坏情况下的轨迹路径缩短，导致有效基区宽度减小，双极增益提高。

子集电极注入显著降低了双极型PNP电流增益 βPNP。注意，对于具有和不具有子集电极的双阱互补金属氧化物半导体，其 βPNP对p+/n+间距表现出较弱的敏感性。

7.8.4 子集电极 – β乘积β PNP β NPN

首先，双阱CMOS βPNPβNPN显著更高。其次，随着p+/n+间距的减小，双阱CMOS技术情况下的 βPNPβNPN显著增加。一个有趣的结果是，子集电极深度的增加导致总面积增大，从而使 βNPN大约增加 2×，但同时导致 βPNP出现 10×的下降。然而， βPNP减少的作用影响更大，因此整体降低了“β product”项。此外，可以注意到，随着p+/n+间距的减小，双阱CMOS情况下的 βPNPβNPN超过1（单位）并呈上升趋势；然而，在n阱和埋层集电极注入的情况下， βPNPβNPN仍远低于1 （单位）。

从闩锁设计实践的角度来看，添加子集电极具有以下优点：

• 显著降低了n阱分流电阻（例如10–100×）。
• 通过子集电极实现较低的• PNP β。
• •降低 βPNPβNPN，从而提高闩锁鲁棒性。
• 要实现闩锁，需要更高的下冲和过冲电流。

7.9 高掺杂埋层 (HDBL)

与三阱技术的概念类似，高掺杂埋层（HDBL）也是一种结构。HDBL 为最小化和缓解单粒子翻转（SEU）与单粒子闩锁（SEL）提供了 robust 的结构。

7.9.1 用于横向隔离的埋入式注入层（BILLI）工艺

早期的一个概念是通过单次注入形成不连续层，称为BILLI工艺[13]。该工艺采用高能注入在n阱区下方形成一层，另一部分则位于p−外延区[13]（ ）。此方法适用于单阱CMOS或双阱CMOS。在此方法中，注入过程使用掩模进行，这导致了半导体工艺的局限性。

7.9.2 连续高掺杂埋层注入

第二种方法是在没有使用掩模的情况下注入HDBL[14–21, 33–35]。在p阱和n阱下方均形成了连续注入层。 和 分别显示了n阱和p阱下方HDBL的垂直掺杂分布。

显示，p++ HDBL被置于倒退阱下方较深的位置。这是为了避免降低 n阱击穿电压，并避免对n阱结构产生掺杂补偿。请注意，HDBL的掺杂浓度明显高于n阱，导致HDBL层内发生强烈的电子‐空穴对复合。

示意了p++ HDBL被放置在p阱下方较深的位置，以避免影响n+ MOSFET器件的阈值电压。请注意，HDBL的掺杂浓度明显高于p阱，导致 HDBL层内发生强烈的电子‐空穴对复合。

HDBL不仅提供了用于降低单粒子闩锁敏感性的低电阻旁路，而且其掺杂浓度较高，导致俄歇和Shockley‐Hall‐Read（SHR）复合（）。实验结果表明，HDBL注入使衬底区域的复合时间降低。

少数载流子寿命与高掺杂埋层（HDBL） 剂量的关系。

展示了有无高掺杂埋层（HDBL）、作为 HDBL 剂量函数以及 STI 深度变化情况下的闩锁仿真。

7.9.3 埋入式保护环(BGR)

先前工艺方案的进一步改进是增加了穿通注入，将源/漏注入与HDBL连接，形成 BGR结构[14–21, 33–35]。 是CMOS技术中实现的BGR结构的截面图。

BGR结构由p++ HDBL和p++注入组成。

是 BGR 结构的闩锁仿真。结果表明，闩锁 I‐V 特性未进入负电阻状态，从而避免了闩锁条件。

7.10 隔离概念

本节将讨论影响单粒子翻转（SEU）和单粒子闩锁（SEL）的不同隔离结构。

7.10.1 LOCOS隔离

在早期技术开发中，一种称为LOCOS的隔离结构在主流CMOS [29]中广泛使用。LOCOS结构通常比相邻的注入区更浅，导致电子‐空穴对的横向输运。此外，在相邻扩散区之间存在横向寄生晶体管。从单粒子翻转与闩锁相互作用的角度来看，这些技术无法避免单粒子翻转与闩锁相互作用。

7.10.2 浅槽隔离 (STI)

在后续的技术代中，引入了浅槽隔离（STI）[9, 33–35]。在此技术中，隔离比相邻结更深，从而消除了沿器件表面的横向载流子传输。 显示了闩锁保持电压随STI深度变化的一个示例。

闩锁仿真还表明，闩锁响应是STI深度的函数。这一点在中有所说明。

7.10.3 双深度隔离

随着技术缩放，每一代技术都在缩小物理尺寸；因此，p+/n+间距正在减小。随着p+/n+间距的减小，浅槽隔离的宽度和深度也在随之缩放。为最小化技术缩放对CMOS闩锁的影响，可在P沟道和N沟道MOSFET之间的物理结构中采用两种隔离深度。该方案最初由M. 博尔提出[39]。M. 博尔提出了“双深度隔离结构”，具有可扩展的浅深度和更深的第二深度。通过提供替代性工艺解决方案和新的隔离结构，可以提高CMOS电路的闩锁鲁棒性。存在通常用于双极型晶体体管的第二隔离结构，也可用于此目的。该概念尚未在主流技术中实现。

7.10.4 沟槽隔离 (TI)

展示了一种低成本沟槽隔离（TI）结构[40, 41]。TI结构是一种没有多晶硅填充区域[40, 41]的隔离结构。TI结构贯穿标准CMOS浅槽隔离。最终形成的结构类似于一个

提出了“双深度”STI，但其集成并未采用双大马士革工艺，因此不同于后者。因此，该结构不受STI工艺优化（如密度、抛光要求）的限制，也不受工艺流程位置的约束。作为一个独立的技术步骤，它可以针对宽度、深度和密度要求进行独立优化。该隔离结构可缓解单粒子翻转和单粒子闩锁事件。

在CMOS闩锁设计实践中，沟槽隔离（TI）结构可集成到主流基础CMOS技术中。将TI结构放置在n阱边缘，可使n阱击穿电压不再受p阱或相邻结构的影响。

从闩锁角度来看，这提高了n阱在正向斜坡测试模式下的闩锁触发电压VTR。此外，由于空穴无法从p+发射极流向p阱集电区，横向寄生PNP晶体管的电流增益将显著降低。因此，横向寄生PNP双极型器件被消除，仅保留垂直寄生PNP双极型器件。该特性的优势在于，随着技术节点的缩小，不会出现p+/n+间距敏感性问题。

此外，TI包围的n阱的布置也影响了横向寄生NPN双极型器件。TI结构抑制了从 NPN发射极结构到沟槽限制的n阱集电极结构的少子电子流，从而降低了NPN双极电流增益。同时，由于电流流动对横向电流流动的依赖性减弱，而更多地依赖于隔离结构下的发射极到集电极流动，因此对间距的依赖性也将减弱。

闩锁设计实践如下：

• TI周长与n阱区之间的距离会降低p{n}/n+间距下横向NPN尺寸缩小。
• CMOS n阱区域上的TI周边结构降低了横向βPNP，并伴随p+/n+尺寸缩小。
• 一种TI周长结构降低了CMOS n阱区域的βPNPβNPN在p+/n+空间中的尺寸缩小。

TI结构在所有闩锁指标（例如双极电流增益、双极电流增益积、过冲、下冲、导通电压和触发电压）方面均表现出改进。

7.10.4.1 沟槽隔离（TI）和子集电极

通过集成子集电极注入和沟槽隔离（TI），可以进一步提高闩锁鲁棒性。在阱结构中加入注入能够通过降低PNP双极电流增益并减小n阱来改善闩锁性能。

通过增加子集电极和沟槽隔离，在大尺寸p+/n+间距下横向β NPN= 1.02，在最小间距下为β NPN= 0.99（140 ∘C）。同样，与标准CMOS相反

工艺中，横向 βNPN随着p+/n+间距的增加而减小（例如，与基础CMOS技术中的增加趋势相反）。此外，在TI情况下，温度敏感性较弱，即使在高温下[40, 41]也保持接近1（单位）的值。

横向PNP增益也受到沟槽隔离（TI）和子集电极的影响。对于情况（i），当 p+/n+间距减小时，双极型PNP电流增益增加。采用沟槽隔离时，随着p+/n+间距的减小，横向 βPNP减小；当p+扩散接近隔离侧壁时，垂直电流减小，导致电流增益略有下降。通过添加注入式次级集电极，寄生双极电流增益显著降低至远低于 1（表7.1）。

在表7.2中，列出了三种不同工艺的参数：p+/n+间距为1.6μm，以及正向和反向 βPNP的情况。结果表明，“仅埋层集电极”情况对PNP双极电流增益的影响更大（例如3×更低），而增加TI后， βPNP降低了30%。

实验结果表明，对于所有p+/n+间距，在环境温度下仅采用TI时 βPNPβNPN低于1（单位），但在高温下高于1（单位）。测量结果显示，随着p+/n+间距减小， βPNPβNPN随之降低。在增加子集电极的情况下，闩锁 βPNPβNPN结果在所有测试的结构尺寸下均保持在1（单位）以下，并且相比仅TI情况仍具有 3×的改善。

表7.1 具有沟槽隔离（TI）和子集电极的CMOS PNPN结构中双极型参数与 p+/n+间距的关系

p+/n+间距	正向PNP 双极电流增益， β F	反向PNP 双极电流增益, β R	雪崩 击穿 电压, V AV(V)
1.6	0.21	0.009	55
2.4	0.22	0.009	55
3.2	0.22	0.008	55
3.6	0.24	0.007	55

表7.2 具有沟槽隔离（TI）和注入式次级集电极组合的CMOS PNPN结构的双极型参数。

工艺	p+/n+间距 (μm)	正向PNP 双极电流增益， β F	反向PNP 双极电流增益， β R
沟槽隔离	1.6	0.95	0.055
子集电极	1.6	0.29	0.019
沟槽隔离和子集电极	1.6	0.21	0.009

7.11 深沟槽

深沟槽（DT）结构被用于沟槽DRAM电容元件以及面向系统级芯片应用的嵌入式 DRAM技术[37, 38, 42–46]。在深沟槽电容结构中，采用薄介质以实现高电容元件。

对于智能功率应用，标准CMOS技术被扩展以集成高压功率器件。电力电子中采用沟槽结构来实现侧壁垂直MOSFET及其他新型结构。在高压CMOS应用中，需要提供显著高于先进CMOS原生电源电压水平的闩锁鲁棒性。在汽车应用中，存在电子设备错误安装导致引脚反接状态（例如负电压代替正电压）或电池错误安装的情况。此外，还存在高感性负载突变和开关条件引起的高瞬态状态环境。因此，需要提供高闩锁免疫能力。对于航天应用，期望提供对单粒子闩锁事件具有免疫能力的技术。

因此，能够提供高触发电压VTR或高保持电压VH的工艺解决方案是可取的（表7.3）。

深沟槽隔离可通过多种方式用于提高互补金属氧化物半导体抗闩锁能力：

• 独立的深沟槽保护环结构可与其他独立的保护环结构结合使用，以隔离注入源与单粒子闩锁。
• 深沟槽保护环可用于n型阱区的周边，例如包含p沟道MOSFET的n阱区。

在提取值为100mA时，指标F随沟槽深度呈线性增加。以F因子形式评估深沟槽深度表明，该表达式作为深沟槽深度的函数变为线性形式。在线性形式中，我们可以假设其形式为F= A LDT+B，其中A和B为常数，F是沟槽深度的函数，由此得到拟合参数[23]： F= 2.7087LDT −0.19 将因子取倒数，我们可以引入1/F因子，它在物理上更与逃逸概率和保护环效率相关。假设存在一个函数与幂关系[23]： 1/F= A/(LDT)^B , 其中LDT为深沟槽深度（单位：μm），A和B为常数，数据拟合得到A=0.3575 和 B= 0.9568（例如，单位1）。根据此定义，可推导出保护环效率可用幂形式表示： ΨGRE= 1 − 1/F= 1 − A/(LDT)^B 在这种形式下，可以看出当因子 1/F 趋近于零时，保护环效率趋近于 1（单位）（例如， 以百分比形式表示为 100%）（表7.4）。

因此，使用独立深沟槽隔离环可降低电子逃逸的概率，并提高集成电路中对外部闩锁问题的抗闩锁能力。

这些结果表明，在p−衬底晶圆中使用深沟槽结构作为独立的保护环，可显著改善“外部闩锁”问题，其中

表7.3 深沟槽深度与保护环参数（F、1/F、 1−1/F以及保护环效率） .

分实割验沟的槽深度 (μm)	实际沟槽深度 (μm)	F	1/F	1 −1/F	效保率护 环100% (1−1/F) (%)
1	1.6	4.64	0.215 5	0.784 5	78.45
2	2.46	6.29	0.159 0	0.841 0	84.10
3	3.38	8.71	0.114 8	0.885 2	88.52
4	4.14	10.6	0.094	0.906 0	90.60
6	6.25	17.1	0.058 48	0.941 5	94.15

表7.4 沟槽深度研究和“双极”与保护环效率方法。

分实割验沟的槽深度 (μm)	沟实深度槽际 (μm)	双正极向电流增益， βF	双反极向电流增益， βR	F	1/F
1	1.6	0.205	0.244	4.64	0.215 5
2	2.46	0.191	0.323	6.29	0.159 0
3	3.38	1.36	0.381	8.71	0.114 8
4	4.14	1.20	0.424	10.6	0.094
6	6.25	0.050	0.513	17.1	0.058 48

注入源导致相邻电路中触发闩锁。在p−衬底中，由n或n阱区的正向偏置注入的电子可能在相邻结构中引发闩锁。根据该实验工作，沟槽深度越深，电子从沟槽保护环逸出并被相邻阱结构收集的概率就越低。

7.11.1 PNP结构中的深沟槽（DT）

沟槽结构可用于通过降低寄生元件的横向双极电流增益来提高技术的闩锁鲁棒性 （图7.6）。为了评估DT结构，对标准闩锁结构进行了修改，以允许在PNPN结构内放置DT结构。DT结构被放置在包含p+扩散的n阱区周长中心位置。p+/n+间距未作改变，以允许在{n‐well}区域放置DT结构[42–46]（）。

通过在n阱区的侧壁上设置沟槽区域，可以减小横向 βPNP。在n阱中对p型扩散区进行正向偏置会导致少数

载流子空穴扩散至集电极区。少数载流子空穴从低掺杂阱区流向高掺杂反向阱区。由MeV反向阱注入形成的内建电场产生一个与空穴流向集电极区方向相反的漂移分量。在没有沟槽结构的情况下，空穴将横向流出阱区。从p型扩散区流向p−衬底的空穴有助于正向PNP双极输运因子αfPNP。设置沟槽区域还能减小在 n阱外部的n型扩散区与n阱本身之间形成的横向寄生NPN。从n+扩散区（发射极） 传输到n阱（集电极）的少数载流子电子有助于正向横向NPN双极输运因子αNPN。

闩锁触发电压作为深沟槽深度的函数如图7.27所示。在无深沟槽的情况下，闩锁触发电压约为10 V。当深沟槽深度低于2μm时，沟槽尚未穿透反向n阱区。随着 DT结构延伸至反向n阱区以下，VTR增加2倍。随着深沟槽深度的增加，VTR继续上升。采用6‐μm的DT结构时，触发电压条件提高了5倍。对于2.5 V工艺，这使得闩锁触发电压条件超过电源电压VDD的25倍。对于10 V VDD等应用条件，这提供了比VDD高出4倍裕度的保护。对于汽车或航天应用，这大大增强了对高压尖峰引发闩锁的防护保障。

保持电压也随着深沟槽结构的增加而增加。实验结果表明，没有DT结构时， VH约为2.5 V。随着深沟槽深度的增加，VH超过2.5 V VDD水平。当深沟槽深度大于 3μm时，VH超过10 V。

这为2.5 V VDD电源应用提供了4倍裕度。要进入此状态，电压脉冲必须超过 55 V